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分享 FPGA设计环境中加时序约束
yiffer 2010-9-6 23:18
在给 FPGA 做逻辑综合和布局布线时,需要在工具中设定时序的约束。 通常,在 FPGA 设计工具 中都 FPGA 中包含有4种路径:从输入端口到寄存器,从寄存器到寄存器,从寄存器到输出,从输入到输出的纯组合逻辑。 通常,需要对这几种路径分别进行约束,以便使 设计工具 能够得到最优化的结果。下面对这几种路径分 ...
个人分类: FPGA/CPLD设计|1187 次阅读|5 个评论
分享 系统时序基础理论
yiffer 2010-7-6 21:57
系统时序基础理论 对于系统设计工程师来说,时序问题在设计中是至关重要的,尤其是随着时钟频率的提高,留给数据传输的有效读写窗口越来越小,要想在很短的时间限制里,让数据信号从驱动端完整地传送到接收端,就必须进行精确的时序计算和分析。同时,时序和信号完整性也是密不可分的,良好的信号 ...
个人分类: FPGA/CPLD设计|392 次阅读|0 个评论
分享 高速电路设计/信号完整性的一些基本概念
yiffer 2010-7-6 21:54
1.信号完整性(Signal Integrity):就是指电路系统中信号的质量,如果在要求的时间内,信号能不失真地从源端传送到接收端,我们就称该信号是完整的。 2.传输线(Transmission Line):由两个具有一定长度的导体组成回路的连接线,我们称之为传输线,有时也被称为延迟线。 3.集总电路(Lumped circuit):在一般的电路分 ...
个人分类: FPGA/CPLD设计|486 次阅读|1 个评论
分享 FPGA设计需注意的方方面面
yiffer 2010-7-6 21:51
来源: http://www.kanking.com/download/knowledge/ID007.htm 不管你是一名逻辑设计师、硬件工程师或系统工程师,甚或拥有所有这些头衔,只要你在任何一种高速和多协议的复杂系统中使用了FPGA,你就很可能需要努力解决好器件配置、电源管理、IP集成、 信号完整性 和其他的一些关键设计问题。不过,你不必独自面对这些 ...
个人分类: FPGA/CPLD设计|1073 次阅读|0 个评论
分享 FPGA 设计的四种常用思想与技巧(三)
yiffer 2009-12-6 11:48
数据接口的同步方法 数据接口的同步是 FPGA/CPLD 设计的一个常见问题,也是一个重点和难点,很多设计不稳定都是源于数据接口的同步有问题。 在电路图设计阶段,一些工程师手工加入 BUFT 或者非门调整数据延迟,从而保证本级模块的时钟对上级模块数据的建立、保持时间要求。还有一些工程师为了有稳定的 ...
个人分类: FPGA/CPLD设计|1190 次阅读|4 个评论
分享 FPGA 设计的四种常用思想与技巧(二)
yiffer 2009-12-6 11:47
串并转换设计技巧 串并转换是 FPGA 设计的一个重要技巧,它是数据流处理的常用手段,也是面积与速度互换思想的直接体现。串并转换的实现方法多种多样,根据数据的排序和数量的要求,可以选用寄存器、 RAM 等实现。前面在乒乓操作的图例中,就是通过 DPRAM 实现了数据流的串并转换,而且由于使用了 DPRAM , ...
个人分类: FPGA/CPLD设计|752 次阅读|0 个评论
分享 FPGA 设计的四种常用思想与技巧(一)
yiffer 2009-12-6 11:46
FPGA/CPLD 的设计思想与技巧是一个非常大的话题,由于篇幅所限,本文仅介绍一些常用的设计思想与技巧,包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。希望本文能引起工程师们的注意,如果能有意识地利用这些原则指导日后的设计工作,将取得事半功倍的效果! 乒乓操作 “ 乒乓操作 ...
个人分类: FPGA/CPLD设计|1578 次阅读|5 个评论
分享 多时钟系统
yiffer 2009-12-6 11:42
许多系统要求在同一个PLD内采用多时钟。最常见的例子是两个异步微处理器器之间的接口,或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间,所以,上述应用引进了附加的定时约束条件。它们也会要求将某些异步信号同步化。 图11 给出一个多时钟系统的实例。CLK_A用以钟控REG_A,CLK_B用于钟 ...
个人分类: FPGA/CPLD设计|456 次阅读|0 个评论
分享 多级逻辑时钟
yiffer 2009-12-6 11:40
3.多级逻辑时钟 当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时,证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象,但实际上仍然可能存在着危险。通常,我们不应该用多级组合逻辑去钟控PLD设计中的触发器。 图7 给出一个含有险象的多级时钟的例子。时钟是由S ...
个人分类: FPGA/CPLD设计|413 次阅读|0 个评论
分享 关于时钟的讨论
yiffer 2009-12-6 11:37
无沦是用离散逻辑、可编程逻辑,还是用全定制硅器件实现的任何数字设计,为了成功地操作,可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为,并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型:全局时钟、门控时钟、多级逻辑时钟 ...
个人分类: FPGA/CPLD设计|331 次阅读|0 个评论

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