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test vhdl

已有 289 次阅读2020-4-18 20:17 |系统分类:技术

library ieee;
use ieee.std_logic_1164.all;

entity reg is port
 (reset : in std_logic;
   d_input : in std_logic_vector(15 downto 0);
  clk : in std_logic;
  write : in std_logic;
 sel : in std_logic;
 q_output : out std_logic_vector(15 downto 0)
 );
end reg;

architecture a of reg is 
begin
 process(reset,clk)
 begin
  if reset = '0' then
   q_output <= x"0000";
  elsif clk'event and clk = '0' then
   if sel = '1' and write ='1' then
    q_output <= d_input;
   end if;
  end if;
 end process;
end a;



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