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[转帖] 布局布线中时序分析基本原理

已有 1351 次阅读 2013-11-20 20:41 |个人分类:IC后端

首先介绍两个概念，即时钟源延迟（clock source delay）、时钟网络延迟（clock network delay）。下图所示表明了两个概念的含义，源延迟表示为整个设计的时钟源到该模块的时钟端口的延迟，而时钟网络延迟则是该模块的时钟端口到内部寄存器的时钟端的延迟。

因为时钟树综合后插入了相应的时钟平衡缓冲器使得实际的电路结构有所变化。因此时钟树综合后的时序模型反应了电路实际工作情况，如下图所示：

图中的clock_path1和clock_path2分别表征了时钟到达两个寄存器的时钟端的路径，实际上这两条路径的时间的差值也就是时钟偏差。data_path_max和data_path_min分别表示数据路径的最大延迟和最小延迟。检查时序要从两种情况下考虑，即最坏情况下考虑建立时间(setup)、最好情况下考虑保持时间（hold）。即从公式中的两个不等式进行分析：

例如：两条时钟路径延迟分别为1.4ns和1.45ns，数据路径的最大和最小延迟分别为3.8ns和2.0ns，建立时间为0.2ns，保持时间为0.1ns。将这些数值代入公式那么时钟周期至少为1.4＋3.8－1.45＋0.2＝3.95ns；而且没有保持时间的违反必须满足上述条件，即1.4＋2.0－1.45－0.1＝1.85，满足建立时间的要求。
保持时间的slack一定不能为负值，否则会导致数据的竞争，如果出现保持时间的违反一般要插入延迟单元。如果建立时间的slack出现负值，一般说明时钟主频过高，可以适当的降低主频或者修改时序约束。下图所示给出了一个时序报告的例子，该报告是在布局完成之后工具通过上面的分析估计得到的，通过与后面布线后的时序报告相比较，可以发现结果差别很小，这说明布局时序分析所用到的分析模型比较准确；而且再次说明了布局的重要性，因为好的布局结果提供了精确的时序估计模型，给分析带来方便而且为布线阶段打下了坚实的基础，使得布线更加快捷、准确。