设计中经常会定义macro来简化设计，尤其是在某个.v文件多个地方或者多个.v文件都用到某一常量时，定义macro就非常方便。

注：所谓macro就是verilog中用`define 所定义的常量，或者开关
    如 `define     DLY     #1
          `define     DEC

一般时在每一个.v文件的开头定义macro，但是当多个文件都需要该macr时，就麻烦了。

下面由两种方式可以定义macro

1.synthesize-->右键Process Properties
        verilog macros中定义  （DLY="#1" | DEVICE="Virtex4" ）

2.把define的macro做成一个文件，比如define.v，通过add source添加到工程中，然后修改该文件的source properities，选中“Include as Global File in Compile List”后的复选框，点击“OK”，这样编译时就会自动编译该文件。