日志
在实践中学习verilog
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避免组合逻辑和触发器分离
poor coding style
always@(posedge clk)
a<=b+c;
better coding style
always@(a or b)
a_temp=b+c;
always@(posedge clk)
a<=a_temp;
以上为基本FSM思想！
同时需注意，不要在多个always块中给同一个变量赋值。
对于复位信号，触发器推荐使用复位信号。
每个模块输出为寄存器较好！
对于时钟的处理，不要在设计内部产生诸如门控时钟的信号！
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