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【原创--持续更新】基于FPGA的视频叠加系统设计

已有 1822 次阅读2017-3-28 18:47 |个人分类:FPGA|系统分类:芯片设计

2017年3月28日

项目要求：
基于FPGA实现视频叠加系统。
接收来自摄像头A和B的输入，叠加后通过HDMI输出到显示器上。以A输入为底图，B输入缩小后叠加在A上，实现画中画的效果。B可在A的任意位置叠加。

输出要求：帧率60，分辨率大于1024*768。
A和B两个图像支持透明叠加。
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问题1：挑选一款合适的摄像头模组。
高清晰高分辨率摄像头模组太贵了。
先用OV9650进行学习。

OV公司的摄像头模组需要通过SCCB总线进行初始化等配置。
问题2：摄像头的初始化和配置用软核实现？还是用硬件驱动？
用硬件实现是可行的，在CSDN博客上找到了SCCB协议的verilog代码。（http://blog.csdn.net/calcular/article/details/49787097）

问题3：摄像头需要配置的数据有哪些？从哪里可以知道？
从网上下载到了OV公司OV9650的相关文档：OV9650/OV9653 Camera Module Software application Notes。文档中详细介绍了不同功能下的配置示范，第13节给出了参考配置。

摄像头模组的电路连接如下。CON9端与CMOS传感器直接相连，其中有几个引脚未连接出来。CON7应该是直接与CON9的相应管脚相连。

引脚连接、引脚说明如下：（摘自硕士论文《JPEG2000 Tier-2编码器的优化设计与实现--田长松》）

引脚            连接说明
CAMSDA   双向，SCCB协议数据引脚，接上拉电阻到3.3V
CAMSCL   输入，SCCB协议时钟引脚
GPK2            输入，接地
CAMRSTn 输入，摄像头复位引脚，高电平有效
CAMCLK    输入，摄像头主时钟，接25M FPGA分频时钟
CAMHREF    输出，行同步信号，表示一行像素的结束
CAMVSYNC     输出，帧同步信号，表示一幅图像的结束
CAMPCLK   输出，像素时钟，每个周期输出一个像素的一个分量
CAMDATA7~CAMDATA0    输出，像素数据
VDD_IO      输入，接开发板3.3V
VDDCAM 输入，接开发板2.5V
VDD18V    输入，接开发板2.5V
GND   输入，接地

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