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在实践中学习verilog

热度 1001已有 1266 次阅读2009-11-2 10:36 |个人分类:数字IC

避免组合逻辑和触发器分离

poor coding style

always@(posedge clk)

a<=b+c;

better coding style

always@(a or b)

a_temp=b+c;

always@(posedge clk)

a<=a_temp;

以上为基本FSM思想!

同时需注意,不要在多个always块中给同一个变量赋值。

对于复位信号,触发器推荐使用复位信号。

每个模块输出为寄存器较好!

对于时钟的处理,不要在设计内部产生诸如门控时钟的信号!

 

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刚表态过的朋友 (1 人)

发表评论 评论 (7 个评论)

回复 aimdagong2009 2009-12-6 11:57
:loveliness:
回复 adfldfk 2009-12-14 20:35
有用的东东
回复 lishuanglong19 2010-3-11 18:36
:loveliness:
回复 specterfj 2010-3-28 00:03
细节的东西,很有帮助:loveliness:
回复 qcg626 2010-7-24 17:39
:loveliness:
回复 tonytl 2010-8-12 16:01
:loveliness: :loveliness:
回复 beating 2021-3-9 13:46
aaa

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