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日志

分享 电子工程世界
2006-9-12 16:33
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分享 欣欣工作室
2006-9-9 23:02
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分享 嵌入式控制研究室
2006-9-9 22:31
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分享 TCL/TK中文网
2006-9-9 21:54
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分享 中国可编程逻辑器件网
2006-9-9 05:58
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分享 基于FPGA实现协议转换的数字通信
2006-9-9 00:32
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分享 在FPGA中实现SPI与总线接口转换
2006-9-9 00:28
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分享 基于Verilog HDL的高速可综合FSM设计
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分享 有限状态机的Verilog设计与研究
2006-9-9 00:25
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分享 modlesim教学(繁体版)
2006-9-8 23:52
天气 : 晴朗 心情 : 高兴 準備事項 安装ModelSim 範例程式下載 (史丹佛大學一門課的期末專題Implememtation of Viterbi Decoder:constrain length K=3, code rate R=1/2, register-exchange) 整個project共含7個Verilog程式:system.v (top-level) &nbs ...
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