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日志

基于ActiveHDL的StateMachine设计

已有 1137 次阅读2006-9-12 20:39 |个人分类:备份

天气: 晴朗
心情: 高兴

1.新建 empty workspace

2.新建 new state diagram

3.增加input 端口 命名为reset

4.右键选择state machine 设置clock,clock enable,reset

5.增加状态


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